?

Log in

Языки описания аппаратуры, FPGA и CPLD [entries|archive|friends|userinfo]
Языки описания аппаратуры, FPGA и CPLD

[ userinfo | livejournal userinfo ]
[ archive | journal archive ]

Приглашаю в свой блог [May. 12th, 2011|11:17 pm]
Языки описания аппаратуры, FPGA и CPLD

chipovod
Приглашаю всех Плисоводов в свой блог. Блог мой посвящен разработке электроники. Пишу преимущественно о ПЛИСах, наиболее популярных у нас плисоферм (xilinx и altera). Но и о другом тоже.

Например:


Надеюсь мои статьи будут вам полезны.
linkpost comment

Номер журнала "Компоненты и технологии", посященный ПЛИС/ПАИС [Nov. 22nd, 2010|12:23 pm]
Языки описания аппаратуры, FPGA и CPLD

kit_e_ru
Добрый день всем участникам сообщества!

Новый номер журнала "Компоненты и технологии" посвящен ПЛИС/ПАИС, а именно, все об особенностях архитектуры нового поколения ПЛИС, инструментах автоматизации процессов моделирования и конфигурирования ПЛИС, новых возможностях САПР Xilinx и т.д.
Статьи по ПЛИС/ПАИС в новом номере:
  • Системы на кристалле компании Maxim для счетчиков электроэнергии и систем мониторинга

    Цель этой статьи — познакомить читателя с функциональными особенностями архитектуры интегральных микросхем (ИС), предназначенных для построения интеллектуальных счетчиков электроэнергии и систем ее мониторинга, а также с новыми возможностями изделий для счетчиков электроэнергии 4-го поколения (71M654x).
  • Расширяемая вычислительная платформа Pele — новая архитектура компании Xilinx

    Совершенствование программируемых логических интегральных схем (ПЛИС) позволило достичь невероятного уровня производительности, гибкости и масштабируемости встраиваемых систем, что дало возможность компании Xilinx приступить к созданию новой архитектуры расширяемой вычислительной платформы с кодовым названием Pele (Extensible Processing Platform, или EPP Pele). В ее основе — совмещение в одном кристалле двухъядерного процессора ARM Cortex-A9 и перспективных ПЛИС Xilinx 7-го поколения, выполненных по технологическому процессу 28 нм. Архитектура EPP Pele открывает широкие возможности для создания электронных изделий с оптимальным соотношением аппаратных и программных средств, необходимых для реализации заданных функций, и при минимальном энергопотреблении и стоимости.
  • Разработка VHDL-описаний цифровых устройств, проектируемых на основе ПЛИС фирмы Xilinx, с использованием шаблонов САПР ISE Design Suite

    В одиннадцатой части статьи завершается изучение шаблонов VHDL-описаний 2-портовых ОЗУ, реализуемых на основе ресурсов блочной памяти Block
    RAM кристаллов программируемой логики семейства Spartan-3. Рассмотрены также образцы описания различных вариантов конфигурирования модуля блочной памяти ПЛИС указанного семейства в виде элемента 1-портового ОЗУ. Здесь же приведена подробная информация о шаблонах
    описаний элементов распределенной оперативной памяти.
  • Процесс разработки и отладки проекта под семейство ПЛИС SmartFusion

    В начале 2010 года корпорация Actel выпустила на рынок новое и единственное в своем роде семейство ПЛИС SmartFusion, которое стало логическим продолжением и дополнением предыдущего семейства ПЛИС
    Fusion c интегрированной аналого-цифровой частью.
  • Программно-аппаратный модуль для разработки проектов на ПЛИС

    Компания Altium дополнила свое семейство макетных плат NanoBoard новой платой, обеспечивающей быструю разработку прототипов электронных устройств на базе Field-Programmable Gate Array (FPGA). Новая плата NanoBoard 3000 является программируемой средой разработки. Помимо
    аппаратных и программных средств, к плате относятся программные продукты (Intellectual Property, IP), не требующие приобретения отдельной лицензии, и специальная лицензия Soft Design на модуль программного проектирования Altium Designer. Таким образом, пользователь получает все необходимое для быстрой разработки прототипа на FPGA. Отпадает необходимость поиска в Интернете драйверов, периферийных функций и другого программного обеспечения, а также не нужно выполнять кропотливую
    работу по добавлению этих элементов к функционирующей конструкции.
  • Особенности архитектуры нового поколения ПЛИС с архитектурой FPGA фирмы Xilinx

    В текущем году фирма Xilinx приступила к серийному выпуску последних
    семейств ПЛИС, относящихся к сериям Virtex-6 и Spartan-6, информация
    о которых была представлена в [1–3]. Вместе с тем, подтверждая статус
    ведущего производителя кристаллов программируемой логики с архитектурой FPGA (Field Programmable Gate Array), фирма Xilinx сообщила о разработке нового поколения ПЛИС, производство которых должно начаться
    в следующем, 2011 году. Цель этой статьи — ознакомление разработчиков
    с наиболее существенными особенностями, основными характеристиками
    и составом новых серий ПЛИС.
  • Новые возможности САПР Xilinx версии 12.3

    Анонс FPGA серии 7, состоявшийся в 2010 году, вызвал большой интерес
    среди российских разработчиков цифровых систем. С учетом того, что в настоящее время известны только предварительные сроки начала выпуска
    серийных изделий этого типа, необходимо определить перспективы деятельности на 2011 год и спланировать порядок перехода на новые семейства.
    В статье рассматриваются особенности САПР ISE версии 12.3, которая не
    предоставляет возможности разработки с использованием FPGA серии 7,
    однако открывает доступ к ряду алгоритмов и инструментов разработки,
    актуальных как для существующих ПЛИС, так и для семейств, планируемых
    к выпуску.
  • Как спроектировать источник питания для FPGA за несколько минут

    Статья посвящена новой системе проектирования WEBENCH FPGA Power Architect, которую компания National Semiconductor предлагает в помощь разработчикам источников питания для программируемых логических интегральных схем FPGA. Приведен пример проектирования источника
    питания для FPGA фирмы Altera.
  • Инструменты автоматизации процессов моделирования и конфигурирования ПЛИС в САПР ISE

    Рост логических объемов современных FPGA влечет за собой необходимость более эффективной организации труда разработчиков. Это касается,
    например, моделирования и верификации проектов путем запуска комплексных тестов, получающих данные от сторонних программ и имеющих
    встроенные средства контроля правильности своего исполнения. Кроме
    того, возрастание сложности инструментов проектирования влечет за собой необходимость проверки различных вариантов их настройки для получения наилучших характеристик проекта. В статье рассматриваются подходы к разработке моделей, использующих тестовые последовательности,
    задаваемые в отдельных файлах, и возможности языка Tcl для создания
    текстовых сценариев, автоматизирующих запуск отдельных процессов
    САПР ISE с различными настройками для получения оптимальной конфигурации. Сочетание этих приемов проектирования позволяет в конечном
    итоге добиться большой степени автоматизации работы с САПР ISE.
  • Динамическое программирование аналоговых схем Anadigm управляющим методом

    В статье описаны этапы создания конфигурационных данных для динамического программирования аналоговых интегральных схем (ПАИС) Anadigm
    управляющим методом. Метод основан на использовании предварительно
    откомпилированных конфигураций с заранее известными параметрами.
  • Synopsys Design Constraint — язык задания временных ограничений на примере Altera TimeQuest. Часть 4

    В предыдущих частях статьи мы рассмотрели все аспекты задания временных ограничений для проектов: задание частот, их соотношений, портов ввода/вывода. Но информация о временных ограничениях будет не полной без рассмотрения так называемых исключений временных ограничений.


Кроме того, если вы - участник данного сообщества или наш френд, и вас заинтересовала какая-либо статья из данного номера, то мы с удовольствием вышлем вам ее в формате pdf. Отправляйте свои запросы в личку.
link7 comments|post comment

cxema.in - библиотека радиолюбителя [Oct. 16th, 2010|05:49 am]
Языки описания аппаратуры, FPGA и CPLD

cxemain
Новый сайт для радио-любителей - cxema.in  - это библиотека радиолюбителя в которой выкладываются разнообразные радио-журналы для чтения он-лайн и скачивания.
Количество доступных журналов постоянно растет!

-----

Разделы сайта:
link1 comment|post comment

(no subject) [Oct. 15th, 2010|02:19 am]
Языки описания аппаратуры, FPGA и CPLD

alfredpk
Вышла третья бета-версия iOS 4.2

Компания Apple официально сообщила о доступности для загрузки третьей бета-версии мобильной операционной системы iOS 4.2. По сообщениям источников, новая сборка проходит под номером 8C5115c.



В новой бета-версии содержится несколько существенных обновлений, в числе которых новая версия прошивки модема. Известно, что в некоторых приложениях для iPad в рамках новой системы, включая Фото, Видео и YouTube, отсутствует поддержка стандарта AirPlay. К тому же была выявлена некоторая нестабильность в работе стандарта беспроводной печати AirPrint.

В бета-версии также содержится несколько менее значительных обновлений. Например, сообщается, что появилось несколько новых звуковых сигналов для SMS, рассчитанных на iPhone 4, среди которых Calypso, Choo Choo, Sherwood Forest и Tiptoes.
linkpost comment

(no subject) [Sep. 1st, 2009|11:39 am]
Языки описания аппаратуры, FPGA и CPLD

linux0
Здравствуйте. Очень прошу помочь.
Могу ли я и программировать и конфигурировать микросхему Altera Cyclone 3 (EP3C16, 240 ножек) с использованием несъёмной(припаянной) конфигурационной памяти EPCS4 через один разъём IDC10 (10 контактов) или обязательно нужно два разъёма? В документации и интернете не смог найти.
Если есть принципиальные схемы то прошу дать.
link3 comments|post comment

описание памяти на AHDL [Feb. 18th, 2009|11:47 am]
Языки описания аппаратуры, FPGA и CPLD

berrymorr
здравствуйте!
подскажите, пожалуйста, как можно на AHDL описать 16-битную ячейку памяти.
написан вот такой исходникCollapse )
гугление результатов внятных не дало, кроме осознания того, что надо использовать MACHINE WITH STATES, но я не верю, что придётся описывать все 65536 (для mem) состояний!

как можно переменные mem и cnt превратить в память (т.е., переключающиеся только по переднему фронту strobe ячейки памяти)?
link4 comments|post comment

Преобразование Гильберта [Dec. 7th, 2008|08:47 pm]
Языки описания аппаратуры, FPGA и CPLD

devmind
[Tags|]

Здравствуйте.

Подскажите, пожалуйста, где можно найти пример реализации преобразования Гильберта. В принципе будет интересно все, что касается ЦОС на fpga. Материалы для начинающих приветствуются.
link2 comments|post comment

(no subject) [Nov. 26th, 2008|09:11 am]
Языки описания аппаратуры, FPGA и CPLD

linux0
Кто нибудь знает как скомпилировать kernel driver программатора altera byteblaster (LPT порт) для ubuntu? Ато quartus не хочет в убунте прошивать.
Пишу ./configure а он по английски пишет что драйвер не был портирован для этой оси. Для red hat linux у них официально предназначен драйвер. Можно как нибудь "обмануть"?
Для программатора usb blaster инструкция здесь:
https://help.ubuntu.com/community/QuartusII
Кто хочет помочь - файл byteblaster.tar.gz c исходниками драйвера можно скачать(10 кб):
http://slil.ru/26369785
link1 comment|post comment

(no subject) [Nov. 24th, 2008|04:14 pm]
Языки описания аппаратуры, FPGA и CPLD

linux0
Создано сообщество RU_HDL_LINUX. Сообщество по вопросам применения FPGA, CPLD, embedded, электроники и языкам описания аппаратуры в Linux и Unix.
Перейти: http://community.livejournal.com/ru_hdl_linux/
linkpost comment

организация uart на элементарной логике [Nov. 18th, 2008|11:45 pm]
Языки описания аппаратуры, FPGA и CPLD

berrymorr
здравствуйте!
очень неприятно осознавать это, но, видимо, я слишком туп, чтобы сделать в максе асинхронный последовательный порт. убил уже, наверное, дней 5 :(

задание какое... есть выход uart, нормально висящий в высоком уровне и подающий 1 стартовый бит (падение в низкий уровень) и 8 значащих. нужно эти данные распараллелить и хранить до следующего пришедшего байта.


начертил в максе схему:
Read more...Collapse )

по ней clock - 9600 Гц, на которых работает порт, с data и par_out понятно, a_rst - асинхр. сброс по низкому уровню. LPM_FF использовал только потому, что не нашёл лучшего аналога RS-триггеру.

теперь проблема: не работает. данные принимает и помнит, но какую-то чушь - даже если слать один и тот же байт, каждый раз запоминает разные значения.

что с ней не так? может ли поворот фазы разных генераторов, например на 90 градусов, столь фатально влиять?

ПЛИСка - Altera EP1K100QC208-3

кросс-пост из ru_electronics
link4 comments|post comment

navigation
[ viewing | most recent entries ]
[ go | earlier ]